Nguyên Lý Mạch Tích Hợp - Tập 1: ASIC Lập Trình Được (Ấn Bản Dành Cho Sinh Viên)

Quyển sách này bao gồm 17 chương và 12 phụ lục, được chia thành hai tập và có tên chung là "

Nguyên Lý Mạch Tích Hợp Số

". Tập 1 với tựa đề "ASIC Lập Trình Được" bao gồm các chương từ 1 đến 8; cuối tập 1 là 8 phụ lục. Năm trong số 8 phụ lục này liên quan đến các chip FPGA và CPLD cụ thể, được mô tả chi tiết dựa theo các tài liệu kỹ thuật của các nhà cung cấp ASIC là Altera và Xilinx. Ba phụ lục còn lại hướng dẫn cách sử dụng MAX PLUS II (dành cho những người bắt đầu làm quen với hệ CAD này) với các thí dụ về hệ tổ hợp, hệ tuần tự và máy trạng thái. Tập 2 với tựa đề Lập Trình ASIC (Sẽ được xuất bản sau) bao gồm các chương từ 9 đến 17 và 4 phụ lục. Các phụ lục này sẽ trình bày các thiết kế phức tạp được dự định thực hiện trên các Chip của Altera và Xilinx.

Trong tập 1 này:

Chương 1 đề cập đến việc phân loại ASIC, lưu đồ thiết kế ASIC và các thư viện

cell

của ASIC. Chương này cũng đề cập đến tổng phí cần có khi chế tạo một họ ASIC.

Chương 2 cung cấp các kiến thức về transistor MOS, bao gồm cấu tạo, hoạt động chuyển mạch và mức logic. Việc giới thiệu các quá trình xử lý CMOS cùng với các qui luật thiết kế cũng được đề cập. Phần chính của chương này tập trung vào các

cell

logic tổ hợp, các

cell

logic tuần tự, các

cell

logic đường dữ liệu.

Chương 3 đề cập đến các kiến thức cần cho các mô hình phân tích định thời sau này và mô tả các thiết kế của các

cell

logic đã giới thiệu ở các chương 1 và 2.

Chương 4 liên quan đến các công nghệ lập trình cho các ASIC lập trình được, bao gồm công nghệ phản cầu chì, công nghệ SRAM và công nghệ EPROM và EEROM. Các vấn đề định giá cho FPGA và CPLD cũng được giới thiệu qua trong chương này.

Chương 5 trình bày các

cell

logic của ASIC lập trình được với các thí dụ cụ thể sử dụng các

cell

logic của các chip Actel, Altera và Xilinx.

Chương 6 đề cập đến các

cell

I/O trong các ASIC lập trình được, bao gồm việc phân tích các ngõ vào, ngõ ra dữ liệu, các ngõ vào xung

clock

, các ngõ vào cấp điện. Các

cell

I/O của các chip Actel, Altera và Xilinx cũng được trình bày.

Chương 7 giải quyết vấn đề liên kết nối trong các ASIC lập trình được, các thí dụ chủ yếu liên quan đến các chip của Actel, Altera và Xilinx.

Chương 8 đề cập đến các phần mềm thiết kế ASIC lập trình được bao gồm các hệ thống thiết kế của Actel, Altera và Xilinx.. Công cụ tổng hợp logic cũng được trình bày thông qua thí dụ ASIC nửa cổng cho các hệ thống thiết kế của Actel, Altera và Xilinx.

- Phụ lục 1 phân tích cấu trúc và mô tả hoạt động của chip FPGA FLEX 10K.

- Phụ lục 2 phân tích cấu trúc và mô tả hoạt động của chip CPLD MAX 7000.

- Phụ lục 3 phân tích cấu trúc và mô tả hoạt động của chip CPLD MAX 9000.

- Phụ lục 4 phân tích cấu trúc và mô tả hoạt động của chip FPGA XC5200.

- Phụ lục 5 phân tích cấu trúc và mô tả hoạt động của chip CPLD XC9500.