Thiết Kế Mạch Số Với VHDL & Verilog - Tập 1

"Thiết Kế Mạch Số Với VHDL & Verilog"

sử dụng hai ngôn ngữ mô tả phần cứng chuẩn công nghiệp là VHDL và Verilog. Cả hai ngôn ngữ này đều được sử dụng rộng rãi và đa phần đã được IEEE chấp thuận. Các phiên bản ngôn ngữ đặc thù sử dụng trong quyển sách này là IEEE 1076\'93 cho VHDL và IEEE 1364 cho Verilog.

Tất cả mô hình đều đã được kiểm tra bằng cách sử dụng công cụ mô phỏng và tổng hợp do VeriBest Incorporated phát triển. Bất kỳ nơi nào có sự hiện diện của mạch logic tổng hợp được, những mạch này đều đã được tối ưu hóa về diện tích, trừ các trường hợp khác sẽ được chỉ ra cụ thể.

Quyển sách bao gồm 2 tập. Trong nội dung của

Tập 1

sẽ giới thiệu đến bạn đọc các phần chính sau:

1. Mở đầu.

2. Ràng buộc tổng hợp.

3. Nguyên tắc cơ bản của ngôn ngữ.

4. Thiết kế và mô hình.

5. Cấu trúc thiết kế.

6. Mô hình mạch logic tổng hợp.

7. Mô hình mạch logic tuần tự.